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作者：Peide Ye是普渡大學(xué)的Richard J.和Mary Jo Schwartz電氣與計算機工程教授，Thomas Ernst是法國格勒諾布爾CEA-Leti的科學(xué)主任，Mukesh V. Khare是IBM研究中心的半導(dǎo)體和AI硬件副總裁。

納米片器件計劃最快在2021年用于3納米節(jié)點。

即將出現(xiàn)的新形狀：納米片場效應(yīng)晶體管使電流流經(jīng)多疊層硅片，這些硅片完全被晶體管柵極所環(huán)繞。這種設(shè)計減少了電流泄漏的途徑，并增加了器件所能傳輸?shù)碾娏髁俊?/span>

現(xiàn)代微處理器是世界上最復(fù)雜的系統(tǒng)之一，不過其核心卻是很簡單、我們認為很精巧的裝置：晶體管。如今一塊微處理器里面就有數(shù)十億個晶體管，它們幾乎一模一樣。因此，想使微處理器及其驅(qū)動的計算機更順暢地工作，提高這些晶體管的性能和密度是最簡單直觀的方法。

這就是摩爾定律的前提，盡管現(xiàn)在摩爾定律幾乎走到盡頭。眾所周知，為微處理器制造尺寸更小性能更好的晶體管變得越來越難，更不用說成本高昂了。只有英特爾、三星和臺積電才有實力專注于器件小型化的這個前沿。它們都在制造相當(dāng)于所謂的7納米節(jié)點的集成電路。這個名稱是摩爾定律早期時代的遺跡，不再具有明確的實際意義，不過體現(xiàn)了集成電路上元件和器件小型化的程度。

目前，7納米最先進，但三星和臺積電在4月宣布它們開始轉(zhuǎn)向下一個節(jié)點：5納米。三星還發(fā)布了另外幾個消息：它認定業(yè)界近十年來一直使用的那種晶體管已走到頭了。針對下一個節(jié)點3納米（應(yīng)該會在2020年前后開始限量生產(chǎn)），它正在開發(fā)一種全新的設(shè)計。

這種晶體管設(shè)計名稱不一：環(huán)繞柵極（gate-all-around）、多橋溝道和納米束，但在研究界我們一直稱之為納米片（nanosheet）。名稱不是很重要。重要的是，這種設(shè)計不只是邏輯芯片的下一代晶體管，它可能是最后一代晶體管。萬變不離其宗，這個宗就是納米片。

雖然形狀和材料已發(fā)生了變化，但金屬氧化物半導(dǎo)體場效應(yīng)晶體管即MOSFET（微處理器中使用的那種晶體管）自1959年發(fā)明以來包含同樣的基本結(jié)構(gòu)：柵疊層、溝道區(qū)、源電極和漏電極。就器件的原始形狀而言，源極、漏極和溝道基本上是摻雜其他元素的原子的硅片區(qū)，以生成擁有大量移動負電荷的區(qū)域（n型），或生成擁有大量移動正電荷的區(qū)域（p型）。作為當(dāng)今計算機芯片基礎(chǔ)的CMOS技術(shù)同時需要這兩種類型的晶體管。

MOSFET的柵疊層位于溝道區(qū)正上方。今天，柵疊層采用金屬（用于柵極）材質(zhì)制成，在介電材料層的上面。這種組合旨在將電場投射到晶體管溝道區(qū)，同時防止電荷泄漏。

向柵極（相對源極）施加足夠大的電壓可在介電材料和硅之間的接口附近形成一層移動電荷。一旦這層完全連接源極到漏極，電流就可以流過。將柵極電壓降到接近零應(yīng)該會促使這條導(dǎo)電通路關(guān)閉。

當(dāng)然，為了使電流從源極流到漏極，首先需要有電壓。由于晶體管結(jié)構(gòu)做得越來越小，這個電壓的影響最終導(dǎo)致晶體管形狀出現(xiàn)有史以來最大的變化。

那是由于源極-漏極電壓會在電極之間形成自己的導(dǎo)電區(qū)。由于溝道區(qū)隨著每一代新的新晶體管而變得越來越短，漏極電壓的影響變得越來越大。電荷會泄漏，匯聚在柵極附近的區(qū)域下方。結(jié)果是晶體管從未完全關(guān)閉，白白耗電、生成熱量。

為了阻止電荷隨意流動，溝道區(qū)就要做得更薄，限制電荷從這條通道流過，而柵極需要從更多的面環(huán)繞溝道。因此，今天的晶體管FinFET誕生了。在這種設(shè)計中，溝道區(qū)實際上向一面傾斜，在源極和漏極之間形成一條薄薄的硅鰭，提供一條更寬的通道，以便電流流過。然后柵極和介電材料覆蓋在這條鰭上，三面而不是一面環(huán)繞它。

FET的演變

自1959年問世以來，場效應(yīng)晶體管主要做入到硅平面中。但為了更好地控制電流泄漏，它采用了突出鰭的形狀，現(xiàn)在變成了堆疊片。

毫無疑問，F(xiàn)inFET取得了巨大成功。雖然FinFET是十多年前發(fā)明的，但它在2011年才首次由英特爾推向市場（22納米節(jié)點），后來三星、臺積電及其他廠商紛紛跟進。從那以后，F(xiàn)inFET一直是摩爾定律在最后這些階段中最先進硅邏輯的主力。但所有好戲都有終了的那一天。

就3納米節(jié)點而言，F(xiàn)inFET勝任不了任務(wù)。十多年前我們?nèi)司涂吹竭@個問題以某種形式出現(xiàn)，其他人也是如此。

盡管FinFET很出色，但也有問題。首先，它帶來了設(shè)計上的限制，而老式的“平面”晶體管不存在這個因素。想了解這個問題，你就得明白晶體管在速度、功耗、制造復(fù)雜性和成本之間始終存在取舍。而這種取舍與溝道寬度（器件設(shè)計界稱為Weff）有很大的關(guān)系。溝道更寬意味著可以傳輸更多的電流，更快地開關(guān)晶體管。但它也需要一種更復(fù)雜、更昂貴的制造工藝。

在平面晶體管中，只需調(diào)整溝道的尺寸就可以進行這番取舍。但是鰭沒有那么大的靈活性。連接晶體管形成電路的金屬連接器是在晶體管本身上方一層層做成的。因此，在不干擾連接層的情況下，晶體管鰭在高度方面沒法有很大的變化——這個高度相當(dāng)于平面設(shè)計中的寬度。今天，芯片設(shè)計人員通過制造有多個鰭的單個晶體管來規(guī)避這個問題。

FinFET的另一個缺點是其柵極只從三面環(huán)繞矩形硅鰭，任由底部那面連接至硅片主體。這樣一來，晶體管關(guān)閉后，會存在電流泄漏問題。許多研究人員推斷，想最終控制溝道區(qū)，柵極需要全面環(huán)繞溝道區(qū)。

至少自1990年以來，研究人員一直希望這個想法得到合乎邏輯的結(jié)論。那一年，研究人員聲稱開發(fā)出柵極完全環(huán)繞溝道區(qū)的第一個硅器件。從那時起，一代研究人員致力于研究所謂的環(huán)繞珊極器件。到2003年，力求盡量減少泄漏的研究人員將溝道區(qū)變成了一條窄窄的納米線，這條線連接源極和漏極，四面被柵極環(huán)繞。

那么，為什么環(huán)繞珊極納米線沒有成為最新晶體管的基礎(chǔ)呢？同樣與溝道寬度有關(guān)。窄窄的線讓電子基本上沒有逃逸的機會，因而晶體管關(guān)閉后可以讓它保持處于關(guān)閉狀態(tài)。但是晶體管打開后，它也讓電子基本上沒有流動的空間，因而限制了電流、減慢了開關(guān)速度。

通過將納米線彼此堆疊起來，可以獲得更大的Weff，因而讓更多電流通過。三星的工程師在2004年展示了這種配置，名為多橋溝道FET。但它有幾個局限。比如說，與FinFET的鰭一樣，疊層無法堆得很高，或者它會干擾連接層。另一方面，每條額外的納米線會增加器件的電容，因而減慢晶體管的開關(guān)速度。最后，由于制造很窄的納米線頗為復(fù)雜，最后常常邊緣粗糙。這種表面粗糙會妨礙電荷的速度。

2006年，法國原子能委員會電子與信息技術(shù)實驗室（CEA-Leti）的工程師與我們中的一人（Ernst）共同演示了一個更好的主意。他們使用一堆薄薄的硅片，而不是使用一堆納米線來連接源極和漏極。其想法是，在較小的晶體管中增加溝道寬度，同時對泄漏電流嚴加控制，因而提供性能更好、功耗更低的器件。這一招奏效了：在我們另一個人（Khare）的指導(dǎo)下，IBM研究中心在2017年完善了這個概念，表明由堆疊納米片制成的晶體管實際上提供比占用同樣芯片面積的FinFET更大的Weff。

但納米片設(shè)計帶來了一個額外的好處：它又有了改用FinFET后喪失的靈活性。納米片可以做寬以增加電流，也可以做窄以限制功耗。IBM研究中心已做出了堆疊三層的納米片，尺寸從8納米到50納米不等。

如何制造納米片？

制造納米片需要犧牲層（sacrificial layer）、選擇性化學(xué)蝕刻劑和原子精度的先進沉積技術(shù)。

你如何制造納米片晶體管？考慮到大多數(shù)半導(dǎo)體制造工藝從硅片頂部直接切下來或從暴露的表面直接填充，這似乎是艱巨的任務(wù)。納米片需要去除其他材料層之間的材料，并用金屬和介電材料填充間隙。

關(guān)鍵在于制造所謂的超晶格（superlattice），這是一種由兩種材料組成的周期性的層狀晶體。這里是硅和硅鍺兩種材料。研究人員做出了有19層的超晶格，但涉及的機械應(yīng)力和電容問題使得使用這許多層是不明智的做法。在適當(dāng)數(shù)量的層生長后，我們使用一種選擇性蝕刻硅鍺但對硅不做任何處理的化學(xué)物，只留下硅納米片作為連接源極和漏極的橋而懸掛。這實際上不是什么新想法；20年前，法國電信和意法半導(dǎo)體的工程師們就在實驗性的“silicon-on-nothing”晶體管中采用了該想法，這種晶體管試圖在晶體管溝道區(qū)下面埋一層空氣以限制短溝道效應(yīng)。

一旦你做出了硅納米片溝道區(qū)，就需要填充間隙，先用介電材料環(huán)繞溝道，然后用金屬環(huán)繞，從而形成柵疊層。這兩個步驟都通過一種名為原子層沉積的工藝來完成，該工藝僅在十多年前引入到半導(dǎo)體制造中。在該工藝中，氣態(tài)化學(xué)物吸附到芯片的暴露表面（甚至納米片的底面），以形成單層。然后加入第二種化學(xué)物，與第一種化學(xué)物反應(yīng)后，留下所需材料的原子級層，比如介電二氧化鉿。這個工藝非常精確，沉積材料的厚度可以控制到單個原子層面。

納米片設(shè)計令人震驚的方面之一是，它有望大大延長摩爾定律的壽命，實際上比溝通中使用硅還要長久。在很大程度上，唯一成問題的是熱量。

晶體管密度仍在隨每個技術(shù)節(jié)點而增加。但是十年來，集成電路能合理消除的熱量（功率密度）十年來卻一直停留在每平方厘米約100瓦。芯片制造商竭盡全力避免超過這一基本限制。為了降低熱量，時鐘頻率不超過4GHz。處理器行業(yè)還改用多核設(shè)計，正確地推斷出幾個較慢的處理器核心可以完成與一個快速處理器核心相同的工作量，而生成的熱量較少。如果我們真希望能夠再次提高時鐘速度，就需要能效比硅本身更高的晶體管。

一種可能的解決方案是為溝道區(qū)添加新材料，比如鍺或由元素周期表中III列和V列的元素組成的半導(dǎo)體，比如砷化鎵。電子在這些半導(dǎo)體中的移動速度可以快10倍以上，讓用這些材料制成的晶體管可以加快開關(guān)速度。更重要的是，由于電子移動得更快，可以在更低的電壓下操作器件，因而提高能效、減少熱量產(chǎn)生。

納米片森林：堆疊納米片還表明化合物半導(dǎo)體（比如上面的砷鎵銦）和鍺等硅替代材料大有前景。

2012年，受納米線晶體管和超晶格結(jié)構(gòu)方面早期研究的啟發(fā)，我們中一人（Ye）使用砷鎵銦（一種III-V半導(dǎo)體）做出了幾個三塊納米片器件。結(jié)果好于預(yù)期。該納米片晶體管允許每微米溝道寬度可以流經(jīng)9000微安的電流。這比目前最好的平面砷鎵銦MOSFET好大約三倍。如果進一步改善制造工藝，器件性能仍遠高于這種晶體管所能提供的最高性能。通過堆疊更多納米片，我們可以將性能提高10倍或更多。（加利福尼亞州馬里布的HRL實驗室的研究人員現(xiàn)正在開發(fā)數(shù)十塊納米片的疊層，以研制氮化鎵功率器件。）這就是為什么我們認為這個策略對于未來高速節(jié)能的集成電路而言至關(guān)重要。

而砷鎵銦不是未來納米片晶體管的唯一選擇。研究人員還在研究電荷流動速度快的其他半導(dǎo)體，比如鍺、砷化銦和銻化鎵。比如說，新加坡國立大學(xué)的研究人員最近結(jié)合使用由砷化銦制成的n型晶體管和由銻化鎵制成的p型晶體管，做出了標(biāo)準(zhǔn)的CMOS集成電路。但是一種可能更簡單的解決方案是使用摻雜鍺，因為電子和流經(jīng)的正電荷（空穴）的速度都非常快。然而，鍺仍存在制造工藝和可靠性方面的一些問題。因此業(yè)界可能先分兩步走，采用硅鍺作為溝道材料。

總之，堆疊納米片似乎是制造未來晶體管的最佳方法。芯片制造商已經(jīng)對該技術(shù)充滿了信心，將它列入不遠將來的路線圖上。另輔以電荷流動速度快的半導(dǎo)體材料，納米片晶體管有望將我們帶到現(xiàn)在誰也預(yù)見不到的未來。

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